|
|
А я-то как раз на уровне алгоритмов и потоков данных в HDL сейчас программирую. Точнее, задумываюсь иногда, как это в железо все ляжет - но не более, чем при обычном программировании.
wor/wand и любые подобные шины в VHDL теоретически приготовить можно и очень легко, но это несинтезируемо нормальными тулзами (гады!) и я наткнулся на глюки моделсима когда описывал resolved структуру. Так что, сделал просто и без специальной поддержки в VHDL. Загнал все выдаваемые каждым компонентом на шину сигналы в одну структуру (кстати, после этого интерфейсы компонентов на шине получаются очень компактными), завел массив из таких структур по одной записи на компонент на шине и описал функцию - точно такую, как и для resolved типа, только массив и вызов функции когда нужно пишу явно. Единая функция - берет на вход массив структур произвольной длины. Все это везде синтезируемо. Нужно дерево - на каждом уровне один свой масив этих структур и один вызов функции. Писать, конечно, на одну строчку больше, чем в Верилоге, когда инструментарий уже написан, но можно еще учесть экономию на интерфейсе компонентов :) Кроме того, моя resolution function при симуляции автоматом постояно проверяет, что одновременно на шине активно только одно устройство. А Верилог с wor так умеет?
В драйверах - это у Вас выхода за границу не было, а может быть, Вы об этом еще просто не знаете. ;) Особенно, если кто-нибудь неправильные данные на вход подсунет. Было много глюков у других. От синих экранов NT вылечили далеко не сразу. Кстати, Вирт, кажется, лет 15 назад сделал экспериментальный комп, в котором вся операционка на Модуле была написана. И, говорят, нормально работало. Тут можно еще и Эльбрус вспомнить с его Эль-76 и отсутствием ассемблера вообще. :)
|
|
E-mail: 
info@telesys.ru
