|
|
А в VHDL чтобы с ихними std_logic моделятор заорал нужно этот пакет самому править. Правда есть возможность его поправить и перекомпилировать. Авторы этого пакета устроили большую провокацию против VHDL. Еще что напрягает - это то, что многие красивые конструкции сделаны несинтезируемые просто потому, что когда-то авторам синтезаторов их было лень поддерживать. А некоторые хоть по стандарту и синтезируемые но Ксайлинксами, например, реально не поддерживаются.
|
|
E-mail: 
info@telesys.ru
