Отправлено Tiro 03 ноября 2003 г. 21:43

Написал модуль на Verilog, откомпилировал Synplify для Xilinx Spartan2. Исходник нормально симулируется в ModelSim. Хочу просимулировать результат компиляции, ставлю в Synplify опцию Writing Mapped Verilog (и VHDL) Netlist. Пишутся. Создаю проект в ModelSim, подключаю отмапленный модуль на Verilog. ModelSim нормально создает библиотеку, запускает симуляцию. Модуль не работает. VHDL аналогично (пришлось дополнительно создавать библиотеки) не работает. Вообще никак. Куда смотреть, что крутить?

• Все вопросы решились, спасибо всем, особенно SM — Tiro   (05.11.2003 01:06, пустое)
• Для симуляции вопрос решился принудительным сбросом состояния в do файле, а вот корректны ли результаты трансляции? И еще: насколько корректно synplify указывает времянки? Смущает директива timescale 100 ps / 100 ps, поскольку задержки практически везде имеют значение 1. А по даташиту везде больше 1 ns — Tiro   (04.11.2003 11:29, пустое)
  • Для корректных задержек надо подключать SDF от рутера-плейсера. — SМ   (04.11.2003 12:17, пустое)
• Xilinx-ову unisim lib. подключил? — zlyh   (04.11.2003 09:14, пустое)
  • Да, еще и synplify.lib тоже потребовалась (это для VHDL) — Tiro   (04.11.2003 10:50, пустое)
• Смотреть этот нетлист, выяснять, почему не работает, и править соответствующим образом исходники. — SМ   (03.11.2003 22:44, пустое)
  • В смысле править нетлист? — Tiro   (04.11.2003 00:57, пустое)
    • Ну зачем-же. Смотреть в какой части нетлиста лажа, и править соотв. часть исходников. У меня при синтезе Synopsys'ом такое пару раз пришлось делать. — SМ   (04.11.2003 09:15, пустое)
      • Может при оптимизации что-то выкинулось? Автомат не сбрасывается, хотя все default аккуратно прописаны (+) — Tiro   (04.11.2003 10:58, 8407 байт)
        • Так автоматы и прочее надо сбрасывать RESET'ом, а не дефолтами. — SМ   (04.11.2003 12:15, пустое)
        • Исходник перекорежило, несмотря на < code >< /code >, вот ссылка — Tiro   (04.11.2003 11:05, пустое, ссылка)