Отправлено Gunner 26 сентября 2003 г. 15:07

Есть проект в QuartusII. Компилирую проект, после компиляции в частности получаю файлы *.vo и *.sdo. Далее пытаюсь использовать эти файлы в пакете Active-HDL для временной симуляции. Но при компиляции файла *.vo в Active-HDL выдается предупреждение типа

# Warning: VCP2515 top_gps.vo : (5462, 1): Undefined module: cyclone_ram_block was used. Port connection rules will not be checked at such instantiations.

Почему так происходит? Может я чего-то не так делаю? Направьте на путь истинный.

Стандартная библиотека от Active-HDL содержит элемент cyclone_ram_block.

С уважением, Михаил.

• Для подключения библиотеки Verilog в AHDL: Design-> Settings -> Verilog -> Verilog Libraries -> Add..., автоматом почемуто не подключаются :o(((((, мне не удалось запустить Verilog тайминговое моделирование в AHDL61, поэтому использую VHDL выходные файлы, а тестбенч на Verilog. — cdg   (26.09.2003 18:04, пустое)
  • Похоже теже грабли :( Временная симуляция не запускается, глохнет на этапе инициализации :( — Gunner   (26.09.2003 18:48, пустое)
• и вот ещё....LEOnardo "делает" .vo файлы с использованием LPM модулей, которые нужно подключить в проекте библиотека OVI_LPM.LIB(verilog) или LPM.LIB (vhdl). А в synplify я такого не заметил, если конечно не делать "инстатацию" самому. — Postoroniy_V   (26.09.2003 16:50, пустое)
• подключи библиотеку OVI_CYCLONE.LIB там есть этот самый - cyclone_ram_block — Postoroniy_V   (26.09.2003 16:43, пустое)
  • А как это сделать? Разве стандартные библиотеки уже не подключены по умолчанию? — Gunner   (26.09.2003 17:11, пустое)
    • нет не подключены....лезем в меню ->Design->Settings->закладка verilog->Verilog Libraries. вот тут и подцепи то что тебе нужно..а в vhdl это делается (как я понял) library IEEE,PRIMITIVES;(из исходника) — Postoroniy_V   (26.09.2003 18:00, 686 байт)
      • Превеликое Вам спасибо !!! — Gunner   (26.09.2003 18:27, 45 байт)
        • только без обид :-))) есть ещё сайт некоей фирмы www.aldec.com там полно хелпа в пдф и просто в хтмл, если читать то помогает найти на мнгие интересные вопросы...например об одном тестбенче для всех этапов разработки....как в моделсим :-))) — Postoroniy_V   (26.09.2003 18:40, пустое)
          • Да какие обиды? В Active-HDL я не работаю, начинающий ... так что сразу всего вычитать не получается. Еще раз спасибо за помощь — Gunner   (26.09.2003 18:59, пустое)
        • только без обид :-))) есть ещё сайт некоей фирмы www.aldec.com там полно хелпа в пдф и просто в хтмл, если читать то помогает найти на мнгие интересные вопросы...например об одном тестбенче для всех этапов разработки....как в моделсим :-))) — Postoroniy_V   (26.09.2003 18:40, пустое)
        • только без обид ж-))) есть ещё сайт некоей фирмы www.aldec.com — Postoroniy_V   (26.09.2003 18:37, пустое)
• И еще - попробуйте сгенерировать .vho вмесо .vo - с верилогом у тулзов неясности случаются гораздо чаще, чем с VHDL. — cms   (26.09.2003 15:46, пустое)
  • С *.vho получилось, правда задержки отличаются от тех, что в QuartusII ... :( — Gunner   (26.09.2003 17:28, пустое)
    • В чем это выражается? Насколько отличаются? — cms   (26.09.2003 17:42, пустое)
      • Ответ (+) — Gunner   (26.09.2003 17:57, 137 байт)
• Знакомясь с ActiveHDL6.1sp1 столкнулся со схожей проблемой: — cms   (26.09.2003 15:42, 523 байт)
  • Если можно, вопрос - в MSim быстрее симулируется проект, чем в QuartusII ? — Gunner   (26.09.2003 15:49, пустое)
    • Я думаю да. — cms   (26.09.2003 16:09, 501 байт)