[an error occurred while processing this directive]
Похоже теже грабли :( Временная симуляция не запускается, глохнет на этапе инициализации :(
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
Gunner
26 сентября 2003 г. 18:48
В ответ на:
Для подключения библиотеки Verilog в AHDL: Design-> Settings -> Verilog -> Verilog Libraries -> Add..., автоматом почемуто не подключаются :o(((((, мне не удалось запустить Verilog тайминговое моделирование в AHDL61, поэтому использую VHDL выходные файлы, а тестбенч на Verilog.
отправлено cdg 26 сентября 2003 г. 18:04
Составить ответ
|||
Конференция
|||
Архив
Ответы
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru