[an error occurred while processing this directive]
Как понимать в VHDL константу 16#0f002000# ?
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
vosss
17 декабря 2002 г. 11:47
Составить ответ
|||
Конференция
|||
Архив
Ответы
И если это то, что я думаю, то чем отличается от x"0f002000", что там за тип?
—
vosss
(17.12.2002 11:49,
пустое
)
16#0f002000# - это based literal, он задает значение integer или real в другой системе счисления. А вот x"0f002000" - это уже bit-string literal, он задает bit-string в другой системе счисления. Т.е., другими словами, например 16#5F# равен 95, а X"5F" равен "10010101". Значение одинаковые, а типы - разные!
—
Ace-X
(17.12.2002 13:20,
пустое
)
Очередное извращение VHDL. Вместо того, чтобы всё время тратить на разработку устройства, с VHDL приходиться ещё возиться с конструкциями языка! Переходите на Verilog, там нет таких извратов. В оправдание VHDL можно сказать, что он поддерживает signed numbers. VHDL умирает...
—
bryk
(17.12.2002 13:59,
пустое
)
Если у Вас есть проблемы с пониманием таких простых конструкций как based literals, то Вам стоит дождаться когда Microsoft выпустит hardware синтезатор и симулятор, специально заточенные под Бейсик - вот там точно все просто и понятно будет. Лично мое мнение: богатство синтаксиса языка - это достоинство, а не недостаток. Не знаешь каких-то конструкций, просто не используй их!
—
Ace-X
(19.12.2002 16:32,
пустое
)
Переходите на Verilog, там нет таких извратов. Там своих хватает, еще круче этих!
—
Pashka
(17.12.2002 14:18,
пустое
)
Напрмер ?
—
bryk
(17.12.2002 16:23,
пустое
)
Если нетрудно, пример! (-)
—
Alesandro
(17.12.2002 14:36,
пустое
)
Пожалуйста...
—
Pashka
(17.12.2002 16:27, 1150 байт)
Согласен только с тем, что машину состояний писать на верилоге кривовато, но по другой причине - надо описывать несколько always для разных целей. Вот на AHDL (альтеровском) тоже самое делается конечно проще. Остальные минусы верилога надуманные, особенно что VHDL более удобочитаем.
—
Озадаченный
(17.12.2002 17:14,
пустое
)
Да, и еще минус верилога (натолкнулся недавно): не понятно как сделать условную компилляцию в зависимости от значения параметра. Опять же в AHDL это делалось элементарно.
—
Озадаченный
(17.12.2002 17:21,
пустое
)
Ответ: а `define и `ifdef чем не устриивают?(-)
—
Alesandro
(17.12.2002 17:59,
пустое
)
А как интересно можно через `ifdef определить именно ЗНАЧЕНИЕ параметра? Например, если PAR = 1, то одно компилим; если PAR = 3, то другое. Как?
—
Озадаченный
(18.12.2002 21:03,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru