Отправлено Pashka 17 декабря 2002 г. 14:18 В ответ на: Очередное извращение VHDL. Вместо того, чтобы всё время тратить на разработку устройства, с VHDL приходиться ещё возиться с конструкциями языка! Переходите на Verilog, там нет таких извратов. В оправдание VHDL можно сказать, что он поддерживает signed numbers. VHDL умирает... отправлено bryk 17 декабря 2002 г. 13:59

• Напрмер ? — bryk   (17.12.2002 16:23, пустое)
• Если нетрудно, пример! (-) — Alesandro   (17.12.2002 14:36, пустое)
  • Пожалуйста... — Pashka   (17.12.2002 16:27, 1150 байт)
    • Согласен только с тем, что машину состояний писать на верилоге кривовато, но по другой причине - надо описывать несколько always для разных целей. Вот на AHDL (альтеровском) тоже самое делается конечно проще. Остальные минусы верилога надуманные, особенно что VHDL более удобочитаем. — Озадаченный   (17.12.2002 17:14, пустое)
      • Да, и еще минус верилога (натолкнулся недавно): не понятно как сделать условную компилляцию в зависимости от значения параметра. Опять же в AHDL это делалось элементарно. — Озадаченный   (17.12.2002 17:21, пустое)
        • Ответ: а `define и `ifdef чем не устриивают?(-) — Alesandro   (17.12.2002 17:59, пустое)
          • А как интересно можно через `ifdef определить именно ЗНАЧЕНИЕ параметра? Например, если PAR = 1, то одно компилим; если PAR = 3, то другое. Как? — Озадаченный   (18.12.2002 21:03, пустое)