Отправлено yes 25 октября 2000 г. 18:18 В ответ на: Ответ: отправлено AndreyV 25 октября 2000 г. 04:15

на этой страничке есть интересная статистика
http://www.estec.esa.nl/wsmwww/leon/
см.
The following synthesis results have been achieved:
....
то есть 2mm*mm технологии 0.35 соответствует Xilinx XCV300E-8 4,800 LUT + block RAM

минимальный элемент нашего проекта, который можно рассмотреть отдельно - имеет в два раза большую площадь - то есть нужно >10000 LUT

а вопросы которые нужно решать - как лучше организовать кэш?, деление и квадратный корень с плавающей точкой реализовывать софтом или железом? и т.п

как делаем сейчас - берем результаты профилера и по ним оцениваем...
моделирование требует много времени - фрагмент рабочей программы прогнать не реально - опять же заменяется тестом

стоимость - тоже вопрос - функциональное тестирование занимает полгода - группа из 10 человек съедает 50000 зеленых

вот вопрос - целесообразно ли использовать FPGA-шку для функциональных тестов (естественно, что производственные тесты/ временной анализ и пр нужно софтом)

Вот я и хочу выяснить - сколько может стоить отладочная плата с FPGA и софт, которым можно Verilog/ VHDL скомпилить и посмотреть, что получиться. Да и вообще имеет смысл такая метода?

• Ответ: Не надо все сразу — Litv   (27.10.2000 09:19, 1179 байт, ссылка)
  • для того чтобы правильно спросить нужно знать половину ответа — yes   (27.10.2000 13:16, 1425 байт)
    • Ответ: всем детям - про число вентилей — Litv   (27.10.2000 16:35, 1383 байт, ссылка)
      • ну загнуть пальцы и я могу — yes   (27.10.2000 17:52, 1674 байт)
        • Ответ: читайте техническую литературу — Litv   (30.10.2000 10:41, 974 байт, ссылка)