|
У меня как раз и вопрос к п 3 - как и чем лучше пользоваться?
Позволю прокоментировать:
1) как реализовывать деление я знаю (может не наизусть :) но есть одним словом)
вопросы - есть два варианта (приблизительно) в 32 такта и большей площади или в 70 тактов, но меньшей - какой выбрать
денормализованые операнды поддерживать железом или генерить исключение и обрабатывать программно
и т.п
какие-то оценки - типа денормализованые числа поддерживаем, а корень нет - высасываются из пальца, потому что программисты оптимизируют потом программу ...
2) для того, чтобы убедить начальство - мне самому нужно понять эффективно моделировать, а не симулировать или нет
а одна лицензия на Verilog-XL стоит по-моему 20000
3) да есть С программа (для существующего железа), я с нее могу вырезать маленький кусочек - фрагмент алгоритма - упростить до невозможности и промоделировать на Verilog модели - что занимает несколько суток и дает возможность конфу почитать :)
а пол-года - ФУНКЦИОНАЛЬНОЕ тестирование + год на синтез, верификацию нетлиста и еще пол-года было на разработку
в результате подобные продукты (пусть чуть слабее) на рынке уже присутствуют
4) я в свое время на 3000 серии ваял автоматы и приблизительно представляю структуру FPGA
думаю на серьезных проектах (за счет ограничений разводки) 1М вентилей FPGA будут соответствовать 50К generic netlist-a (все-таки лучше недооценить :) )
E-mail: 
info@telesys.ru
