|
работаем с софтом от Cadenca и Synopsisa
про flexlm я знаю - единственно, что отдавать в производство нетлист сгенеренный продуктом, на которого нет лицензии нельзя - может наступить полный бэмс
поэтому хоть по одной лицензии покупать приходится
Mentor давал нам демонстрашки своего софта, мне давали (как главному бездельнику) попробовать чего-нибудь синтезировать/симулировать - как то впечатления не произвело
мы работаем с TSMC 0.18u 8-слоев метализации
это ASIC а не БМК или чего-либо такое - надеюсь знаете, что разводка делается как угодно, а не с помощью програмно управляемого интерконнекта на ограниченном числе линий соединения
и естественно компилятор оптимизирует логические функции эффективнее чем разбиение на таблицы
кстати интересно - что есть вентиль в FPGA (я поделил число вентилей на число CLB - получил 4 для Virtexa)
но если пальцы не гнуть - что Вы подразумеваете под часть "блоки прямо на C или смешанно"
есть набор класов С++ транслируемый в VHDL код? обьясните
я же подразумеваю под тем что часть алгоритма в продукте на С часть на железе, так как мы сами разрабатываем вычислительный блок - часть ASICа (который умеет выполнять деление :) ) то возникает интересный вопрос о разделении в работе target системы нагрузки между аппаратной и программной частью
ну и получается что если предпосылки при проектировании неверные - система работает плохо,
мой вопрос - об доске с ПЛИС, чего в эту ПЛИС влезет и т.д - сводился к тому - а что если эти предпосылки проверить на дешевой FPGA перед началом разработки ASIC и т.п
может, чего люди добрые, и посоветуете
я был бы не против по мылу пообщаться - если что
E-mail: 
info@telesys.ru
