Отправлено Oldring 20 февраля 2006 г. 16:43 В ответ на: Автоизвлечение всяких там FSM'ов, регистров, DW-шных модулей и т.п. из верилога кужа эффективнее у них получается, чем с вхдля. Ну и Вами упомянутый SDF. отправлено SM 20 февраля 2006 г. 14:41

Опять же, для очень многих задач все перечисленное некритично. Пример от yes с amba хорош. BTW я пользую подобную технику для доморощенных шин в FPGA - каюсь, не сам придумал, а именно в Леоне впервые подсмотрел когда с VHDL разбирался. Должен заметить - крайне удобно.

• Просто я считаю тех, кто делает кремний - вершиной в HDL-творчестве. И то, что применятся у них, считаю наиболее верным путём. Ну а отдельно взятую шину, если никак иначе не опишешь (некогда разбираться в том примере, но думаю generate спас бы) можно и на vhdl сделать... — SM   (21.02.2006 00:08 213.141.159.26, пустое)
  • Ракета - вершина транспорта. Вы на какой по Москве летаете? (+) — Oldring   (21.02.2006 15:34 62.213.72.103, 696 байт)
    • Ответ: (+) — SM   (21.02.2006 20:55 213.141.159.26, 431 байт)
      • Да бросьте. (+) — Oldring   (22.02.2006 14:33 62.213.72.103, 159 байт)
        • Да вот отвлекают все таки эти конструкции от схемы, которая с них будет синтезироваться. По крайней мере меня. Именно из-за них в первую очередь я не использую данный язык. По моему опыту - чем описание дальше от схемы, тем хуже результат синтеза. Обычно больше думаешь (+) — SM   (22.02.2006 15:26 213.141.159.26, 587 байт)
    • эффективность кодирования в верилоге выше, поэтому его в Америке пользуют, а в Европе, где для удовольствия работают - VHDL — yes   (21.02.2006 16:51 87.236.81.130, 33 байт)
      • В чем измерялась эффективность колирования? — Oldring   (21.02.2006 17:15 62.213.72.103, 134 байт)

E-mail: info@telesys.ru