|
|
например над тем, какой сумматор или умножитель тут забацать. CLA, CSM или RPL. И как с него сигнал пойдет дальше, через мультиплексор на регистр или через регистр на мультиплексор. А забота о типах кончается на этапе продумывания системы в целом, ее алгоритма. И у меня часто остается в виде набросках на бумаге, даже не доходя до компьютера. Реже - в виде модели на С или на матлабе, этот этап не надо синтезировать. Не спорю, возможно тут VHDL и очень хорош, но как-то привычные .m и .c ближе к телу. С которых я делаю наиболее оптимальный с точки зрения требований и архитектуры RTL.
|
|
E-mail: 
info@telesys.ru
