Отправлено zlyh 28 июля 2005 г. 10:44 В ответ на: Регистр с асинхронной предустановкой, как правильно писать на Verilog отправлено Кн 28 июля 2005 г. 10:19

• Отцы, my fault. — zlyh   (28.07.2005 17:22 80.82.61.29, 378 байт)
• А разве нельзя представить себе, например, синхронный счетчик с асинхронной предустановкой? — Кн   (28.07.2005 12:44 213.33.250.250, пустое)
• Предустановка это и есть set. А насчет асинхронной загрузки и latch (+) — SM   (28.07.2005 11:44 213.141.159.26, 190 байт)
  • Тут заморочка такая — zlyh   (28.07.2005 14:12 80.82.61.29, 364 байт)
    • спорить не буду, но как-то страно. входы set|reset есть, а подавать на них сигнал нельзя? — yes   (28.07.2005 15:01 194.133.69.2, 132 байт)
      • а вспомнил, есть такая ж-па — yes   (28.07.2005 15:07 194.133.69.2, 319 байт)
        • ну то есть так — yes   (28.07.2005 15:11 194.133.69.2, 398 байт)
          • Вот вытащил из либы описание базового триггера LUT'a с aload и adata и еще кое чем — SM   (28.07.2005 15:23 195.225.131.183, 1854 байт)
            • да над posedge-м они поиздевались. чувствуется, что писал "железячник" знакомый с мастер-слэйв латчами :) — yes   (28.07.2005 15:26 194.133.69.2, пустое)
              • Вы мне лучше про дизайн флоу ответьте :) Я сам в это только что влип :) — SM   (28.07.2005 15:28 195.225.131.183, пустое)
                • а хде? про инкременталь? — yes   (28.07.2005 15:29 194.133.69.2, пустое)
                  • тут => — SM   (28.07.2005 15:31 195.225.131.183, пустое, ссылка)
          • приношу извенения, написал бред - вообще физически неправильно — yes   (28.07.2005 15:22 194.133.69.2, 307 байт)