[an error occurred while processing this directive]
|
всмысле неверная для синтеза конструкция, вроде как (с недосыпу) верная для симулятора
то что хотел написать выше, но с 1-го раза не вышло
хотя может совр синтез и поймет...
module dff1 (q, d, clk, load, data);
input d, clk, load, data;
output q;
reg q;
always @(posedge clk or load or data)
begin
if (load)
q <= data;
else
if(clk)
q <= d;
end
endmodule
E-mail: info@telesys.ru