Отправлено std-logic 06 апреля 2005 г. 12:12

Откуда могут появлятся различия в поведении схемы (описанной на VHDL) в симуляторе и в железе. При синтезе и имплементации ошибок нет, максимальная частота получается с запасом. Какие могут быть здесь подводные камни? (Синтез и имплементация ISE 6.1 SP3, кристалл SPARTAN2)

• И в <projectname>.par файле найдены все constraint-ы и сказано что All constraints were met ? — zlyh   (06.04.2005 13:56, пустое)
  • Задавший вопрос, о констрейнах, похоже, не знает. И даже если они все WERE MET, не факт что заработает (а в друг чего проглядел и не законстрейнил) — Gorby   (06.04.2005 17:59, пустое)
    • Часто встречаются люди которые даже период клока и сетапы-холды внешних буферов на задают. — zlyh   (07.04.2005 17:38, пустое)
    • Ответ: — std-logic   (07.04.2005 10:32, 435 байт)
    • Ответ: — std-logic   (07.04.2005 10:31, 435 байт)
  • (научите меня ставить кавычки) Я говорил про файл с расширением par. — zlyh   (06.04.2005 14:03, пустое)
• Ответ: Если использовал временное моделирование Ищи халяву в железе — Walik   (06.04.2005 13:17, 514 байт)
• Ответ: Подводные камни - использование несинтезируемого подмножества языка.... — vitus_strom   (06.04.2005 12:35, пустое)
• Симуляция какая, функцианальная, или уже временная? — Builder   (06.04.2005 12:31, 121 байт)
  • симуляция функциональная — std-logic   (06.04.2005 17:35, 353 байт)
    • Ну так между функциональной моделью и реальной железякой - — Gorby   (06.04.2005 17:54, 743 байт)