[an error occurred while processing this directive]
Ответ: Поясните, пожалуйста, что означает" ХардВарность" VHDL-я
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
MCU_not_тянет
05 марта 2005 г. 14:59
В ответ на:
Не согласен. (+)
отправлено DPAVLOV 04 марта 2005 г. 15:12
Составить ответ
|||
Конференция
|||
Архив
Ответы
Сравните описание триггера написанного на верилоге и на вхдл, станет понятно.
—
DPAVLOV
(05.03.2005 18:56,
пустое
)
Нельзя ли привести примеры для сравнения?
—
Oldring
(06.03.2005 17:22,
пустое
)
В ЮзерМануалах на синтезаторы, как правило, приводятся такие конструкции(во всяком случае в Менторовских)
—
DPAVLOV
(06.03.2005 22:48,
пустое
)
Вы уходите от вопроса. Я не буду перекапывать мануалы, которых у меня к тому же нет, чтобы догадаться, что конкретно Вы имеете в виду.
—
Oldring
(07.03.2005 17:36,
пустое
)
Ответ:
—
DPAVLOV
(08.03.2005 12:50, 1160 байт)
Хорошо. Так а в чем все-таки большая хардварность VHDL? Я в примерах вижу изоморфный код.
—
Oldring
(08.03.2005 19:29, 473 байт)
На сколько мне известно, верилог тоже сам не вычисляет список чувствительности(+)
—
DPAVLOV
(08.03.2005 22:16, 994 байт)
Согласен полностью. Только по поводу большей хардварности VHDL мои мозги все равно возражают. Пожалуй, без четкого определения термина "хардварность" тут не обойтись. :)
—
Oldring
(10.03.2005 12:21,
пустое
)
Согласен
—
DPAVLOV
(10.03.2005 18:24,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru