Отправлено DPAVLOV 08 марта 2005 г. 22:16 В ответ на: Хорошо. Так а в чем все-таки большая хардварность VHDL? Я в примерах вижу изоморфный код. отправлено Oldring 08 марта 2005 г. 19:29

его нужно указать в скобочках после always, и при этом указать тип изменения.В верилоге вы не можете указать, что резет уровнем, а клок по фронту. А на ВХДЛ можете. Хотя я и понимаю, что при моделировании процесс запустится только после изменений сигналов(все равно что детектировать фронт), а при синтезе будет одинаковый результат. Но , на мой субъективный взгляд, описание триггера на ВХДЛ более точно передает поведение триггера.
И второй момент, мне не нужно думать какй тип сигнала reg или wire. я просто описываю сигнал, а какой он, определяется соответствующим процессом(или оператором).И если в процессе разработки, у меня изменилось поведение сигнала, мне не нужно менять описание сигнала с wire на reg(или на оборот). В ВХДЛ-е сигнал - это провод, и кто будет драйвить этот сигнал (комбинационная схема или тригерр), не имеет значения.
На ВХДЛ вы можете даже описать триггер работающий и по переднему фронту и по заднему фронту. На верилоге - нет(хотя может я и ошибаюсь).

• Согласен полностью. Только по поводу большей хардварности VHDL мои мозги все равно возражают. Пожалуй, без четкого определения термина "хардварность" тут не обойтись. :) — Oldring   (10.03.2005 12:21, пустое)
  • Согласен — DPAVLOV   (10.03.2005 18:24, пустое)