Отправлено DPAVLOV 08 марта 2005 г. 12:50 В ответ на: Вы уходите от вопроса. Я не буду перекапывать мануалы, которых у меня к тому же нет, чтобы догадаться, что конкретно Вы имеете в виду. отправлено Oldring 07 марта 2005 г. 17:36

На VHDL:

LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;

ENTITY tst_vhd IS
PORT(
clk : IN std_logic;
input_foo : IN std_logic;
reset : IN std_logic;
output_foo : OUT std_logic
);
END tst_vhd ;

ARCHITECTURE struct OF tst_vhd IS
BEGIN
process (clk,reset)
begin
if (reset = '1') then
output_foo <= '0' ;
elsif (clk'event and clk = '1') then
output_foo <= input_foo ;
end if ;
end process ;
END struct;

На Veriloge(я не силен в верилоге, если что не так, думаю меня поправят) А документ (Менторовский) могу послать

`resetall
`timescale 1ns/10ps
module tst_verilog(
clk,
input_foo,
reset,
output_foo
);

input clk;
input input_foo;
input reset;
output output_foo;

wire clk;
wire input_foo;
wire reset;
reg output_foo;

always @ (posedge clk or posedge reset)
if (reset)
output_foo = 1'b0 ;
else
output_foo = input_foo ;

endmodule // tst_verilog

• Хорошо. Так а в чем все-таки большая хардварность VHDL? Я в примерах вижу изоморфный код. — Oldring   (08.03.2005 19:29, 473 байт)
  • На сколько мне известно, верилог тоже сам не вычисляет список чувствительности(+) — DPAVLOV   (08.03.2005 22:16, 994 байт)
    • Согласен полностью. Только по поводу большей хардварности VHDL мои мозги все равно возражают. Пожалуй, без четкого определения термина "хардварность" тут не обойтись. :) — Oldring   (10.03.2005 12:21, пустое)
      • Согласен — DPAVLOV   (10.03.2005 18:24, пустое)