Отправлено DPAVLOV 04 марта 2005 г. 19:26 В ответ на: Ответ: отправлено SAZH 04 марта 2005 г. 16:05

на AHDL создавать сложные устройства(более 10 тыс триг.), а потом это все моделировать в МАКСЕ. Имею опыт тестирования устройства с PCI + 2 DMA + Interface к 16 DSP. Поверьте, проще написать на VHDL/Verilog тестбенч и протестировать, чем рисовать убогие временные диаграммы в МАКСЕ. К тому же, можно к тестбенчу подключать файлы с тестовыми векторами.

• Ну, кстати говоря, синтез и моделирование жестко не связаны. (+) — dxp   (05.03.2005 07:15, 227 байт)
  • Для моделирования (на пример в МоделСиме) (+) — DPAVLOV   (05.03.2005 11:04, 123 байт)
    • Согласен, (+) — dxp   (05.03.2005 12:02, 475 байт)
      • Лучше переходить пока проекты маленькие. Когда проекты станут большими, будет тяжелее. — DPAVLOV   (05.03.2005 18:52, пустое)
    • Правильный язык. Это так теперь учат в консерваториях? — SAZH   (05.03.2005 11:15, пустое)
  • На счет функционального моделирования(+) — cdg   (05.03.2005 09:12, 279 байт)
    • Не пробовал за ненадобностью. (+) — dxp   (05.03.2005 09:29, 153 байт)
      • У меня с этим проблем не было, сохраняются. — cdg   (05.03.2005 10:23, пустое)
• Спасибо. — SAZH   (04.03.2005 22:39, пустое)