[an error occurred while processing this directive]
Для моделирования (на пример в МоделСиме) (+)
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
придется писать тестбенч на VHDL/Verilog, так не проще ли сразу создавать проекты с использованием более правильных языков?
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru