[an error occurred while processing this directive]
|
Можно синтезируемую часть описывать на на чем угодно, включая AHDL и схематик, а моделировать потом в нормальном симуляторе. Правда функционального моделирования тут уже не получится. :) Сам-то я с AHDL на Верилог переполз. :))
E-mail: info@telesys.ru