[an error occurred while processing this directive]
|
на AHDL никто не мешает писать так-же, как и на верилоге, на "высоком уровне". Ну и что, что вместо "reg" надо ставить "dff", а остальное просто различие синтаксиса? Операции все те-же в принципе. Логика и арифметика. Все равно на выходе синтезатора с любого исходника, будь то vhdl, будь то схема, кстати построенная как правило не из примитивов (никто в схеме не ставит LUTы, описывая подробно их поведение), а из логических блоков, которые зачастую пишутся на ahdl или верилоге, представляет собой логические уравнения, а уже их оптимизирует физический оптимизатор, раскладывая на архитетуру ПЛИС и делая не раз "re-synthesis". Кстати взять например Synopsys, отвлечься от альтеры. Там исходник с любого языка сначала просто считывается, конвертируясь во внутренний формат. А потом отдельно дается команда compile, которыя собственно и синтезирует, и не важно на чем писали. Оптимизируется именно логика.
E-mail: info@telesys.ru