|
|
Т. е. в AHDL в принципе нет последовательных конструкций, раз нет process? Тогда, это как раз то место, где VHDL/Verilog более высокоуровневые, чем AHDL. Соответсвенно, нет функций, раз нет нет последовательных деклараций. И, наверное, нет ограничений на значения целочисленных типов, кроме разрядности?
Мое ворчание по поводу CLK - это мой не слишком богатый опыт чтения чужого AHDL кода. Постоянно приходилось гадать, присваивание некоторой переменной, скажем, в строке 505 - это выход комбинаторной логики, и значение переменной изменится сразу же, или это триггер, и значение переменной изменится только по следующему клоку? А чтобы узнать, что это триггер, нужно было найти в строке 245 стрибут .CLK. С моей точки зрения в основном программиста это существенный недостаток языка.
Если блок схемы написане на VHDL - то его можно оптимизировать при синтезе. В рамках этого блока. Но, на мой взгляд, уже нельзя говорить, что проект реализован в виде схемы. Такая оптимизация - именно оптимизация уровня синтеза VHDL. Если же говорить про чистые схемы - то возможности их оптимизации гораздо уже, чем VHDL или Verilog. Раз уровень описания гораздо ниже - значит, меньше классов алгоритмов оптимизации можно применить при синтезе.
E-mail: 
info@telesys.ru
