|
|
Оптимизация VHDL прошивки производится на двух разных уровнях. Первый уровень - это этап синтеза, когда один и тот же исходный высокоуровневый код можно представить различными логически неэквивалентными схемами из некоторых доступных синтезатору примитивных элементов. Например, при синтезе конечных автоматов можно по-разному работать с невозможными состояниями, да и просто можно по-разному кодировать состояние автомата.
Второй уровень - это собственно оптимизация логики с использованием ТОЛЬКО ЭКВИВАЛЕНТНЫХ преобразований.
Так вот, первый описанный уровень доступен при использовании схем?
По поводу AHDL спорить не буду - недостаточно владею вопросом. На нем возможно описать процесс с конструкциями, аналогичными последовательным вложенным if, case, for или generate из VHDL? У меня сложилось вечатление, что, с одной стороны, он в выразительных средствах гораздо менее гибок, а, во-вторых, широкое использование атрибутов типа .CLK и .OE могут очень сильно испортить как читаемость кода, так и его оптимизацию на этапе синтеза.
E-mail: 
info@telesys.ru
