Отправлено svf 05 июля 2004 г. 11:16

Сделал проект на EPM3064 на AHDL. В итоге MaxPlus требует 63 ячейки, в Quartus - 65. А это ведь большая разница. Причем в течение всех итераций и изменений объема +/-2 ячейки соотношение сохранялось.

Иногда удавалось запихать и в Quartus, но приходилось не только менять проект, но и лазить в настройки синтезатора. А в MaxPlus стиль Normal я вообще не трогал.

Есть такое подозрение, что Quartus стал хуже синтезировать AHDL. Но ведь мегафункции на AHDL писаны. Странно.

Ни у кого нет наблюдений, насколько хорошо синтезируется в Quartus Verilog для MAX?

• Насчет Verilog'а не знаю, но VHDL синтезирует гораздо лучше чем в Max'се, как по скорости, так и по кол-ву требуемых селлов. На Verilog'е наверное тоже самое, языки ведь одного плана. — Fnutik   (05.07.2004 11:55, пустое)
  • Это-то точно, но интересно по сравнению с AHDL (+) — svf   (05.07.2004 12:49, 222 байт)
    • На AHDL тоже делал проекты на Max'се и Quartus'е. Результаты конечно впечатляющие, при условии что в проекте очень много комбинаторной логики. Выигрыш по быстродействию получался до 2,5 раз, а по занимаемой площади незначительный. Если схема там на счетчиках и регистрах и т.д. (используются лишь триггрера ячеек), то тогда результат одинаков (синхронная схема, есть синхронная схема). — Fnutik   (05.07.2004 13:11, пустое)