Отправлено svf 05 июля 2004 г. 12:49 В ответ на: Насчет Verilog'а не знаю, но VHDL синтезирует гораздо лучше чем в Max'се, как по скорости, так и по кол-ву требуемых селлов. На Verilog'е наверное тоже самое, языки ведь одного плана. отправлено Fnutik 05 июля 2004 г. 11:55

в проекте, где многое, например, кодирование конечного автомата и вставка LCELL для разводимости, уже вручную подбирается, чтобы вмещалось?

Хочется самому попробовать - вдруг чудо случится, но пока никак не выделю время.

• На AHDL тоже делал проекты на Max'се и Quartus'е. Результаты конечно впечатляющие, при условии что в проекте очень много комбинаторной логики. Выигрыш по быстродействию получался до 2,5 раз, а по занимаемой площади незначительный. Если схема там на счетчиках и регистрах и т.д. (используются лишь триггрера ячеек), то тогда результат одинаков (синхронная схема, есть синхронная схема). — Fnutik   (05.07.2004 13:11, пустое)