Насчет Verilog'а не знаю, но VHDL синтезирует гораздо лучше чем в Max'се, как по скорости, так и по кол-ву требуемых селлов. На Verilog'е наверное тоже самое, языки ведь одного плана. («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] Насчет Verilog'а не знаю, но VHDL синтезирует гораздо лучше чем в Max'се, как по скорости, так и по кол-ву требуемых селлов. На Verilog'е наверное тоже самое, языки ведь одного плана.

(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Отправлено Fnutik 05 июля 2004 г. 11:55
В ответ на: Вот такое наблюдение по QII и MaxPlus :-(( отправлено svf 05 июля 2004 г. 11:16

Составить ответ ||| Конференция ||| Архив

Ответы

Это-то точно, но интересно по сравнению с AHDL (+) — svf (05.07.2004 12:49, 222 байт)
- На AHDL тоже делал проекты на Max'се и Quartus'е. Результаты конечно впечатляющие, при условии что в проекте очень много комбинаторной логики. Выигрыш по быстродействию получался до 2,5 раз, а по занимаемой площади незначительный. Если схема там на счетчиках и регистрах и т.д. (используются лишь триггрера ячеек), то тогда результат одинаков (синхронная схема, есть синхронная схема). — Fnutik (05.07.2004 13:11, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа