Отправлено lutik 04 июня 2004 г. 11:24

подскажите плз. как решить такую задачу
есть компонент (к примеру компаратор) у которого имеется несколько сигнальных входов и несколько выходов, отражающих отношения между входными сигналами.
для формирования выходных сигналов внутри компанента есть цепи общие и индивидуальные.
Вопрос вот в чем - можно ли приписать условную компиляцию для индивидуальных цепей формирования выходных сигналов таким образом чтобы при инсталяции компонента компилятор мог определить какие из них используются, а какие нет..
и, соответственно, не включал неиспользуемые цепи при синтезе..

и не выдавал по 300 сообщений что мол у вас в компоненте 3 выходных сигнала а используется 1.

• (+) — DmitriP   (04.06.2004 12:52, 266 байт)
  • и generate... — zlyh   (04.06.2004 15:03, пустое)
• Чё за фигня.. Если какие-то узлы не используются, синтезатор самостоятельно выоптимизирует их away, и точка.. — Dr.Alex   (04.06.2004 11:40, пустое)
  • дык.. понятное дело.. хочется чтобы он по 200..300 варнингов к ентому не писал — lutik   (04.06.2004 12:05, пустое)
    • Так запрети варнинги и не ищи приключений на собственную голову — LeonY   (04.06.2004 17:06, пустое)
      • ага и лишить себя возможности видеть че тама синтезер наделал.. просто я искал путь покрасивее использования generic — lutik   (04.06.2004 17:17, пустое)
• verilog - forever, а в VHDL вроде бы единица "условности" - entity/component — yes   (04.06.2004 11:34, 119 байт)