verilog - forever, а в VHDL вроде бы единица "условности" - entity/component («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] verilog - forever, а в VHDL вроде бы единица "условности" - entity/component

(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Отправлено yes 04 июня 2004 г. 11:34
В ответ на: условный синтез в VHDL отправлено lutik 04 июня 2004 г. 11:24

хотя хитрить можно - например сделать свой тип (или просто массив) из трех сигналов - а сколько их использовать....

Отправка ответа