Отправлено yes 26 апреля 2004 г. 16:50 В ответ на: А зачем другие (или если другие, то какие позволят)? ISE же поддерживает CPLD (работаю с 95XL на VHDL), но в отличие от FPGA не хочет выдерживать временные ограничения. Хотя и пишет '..Please select "Use Timing Constraints" in the implementation options', но где сия оция для CPLD-го камня находится? отправлено NovikM 26 апреля 2004 г. 16:38

есть в CPLD все просто, можно на калькуляторе посчитать (нету огромной базы данных, которую timing analyzer использует с FPGA)

а почему интерфейс пользователя разный сделали - мне неизвестно

опцию эту надо (по-моему) в имплементэйшн опшн искать

• Похоже кнопку отчекрыжили осознанно (т.к. не поддерживают такой сервис). Косвенно это подтверждает невозможность ввести "Timing Constraints" в проекте на основе CPLD (для PGA все ок). — NovikM   (26.04.2004 17:05, 282 байт)
  • дело в том, что там любая укладка оптимальна - нечего оптимизировать не надо — yes   (26.04.2004 17:37, 67 байт)
    • Не согласен. Кристал забит под завязку и напряг с трассировочными ресурсами. В одном варианте задержка клапан, во втором - 2. Что есть две большие разницы. Причем как бы не писал на VHDL, зная критичные цепи, результат один и тот же. Был бы камень от Alterы - писал бы на AHDL и горя знал. Но они уступают ксайлинксам по ресурсам. Впрочем, все проблемы из-за стремления из г..а сделать конфетку. — NovikM   (26.04.2004 18:52, пустое)
      • если по ихнему - то это проблема fitting-а, а не P&R — yes   (28.04.2004 08:49, пустое)
      • Ответ: чем пользуетесь для синтеза? (+) — VladZ   (26.04.2004 20:06, 107 байт)
        • ISE. Пробовал Synplify - результат практически идентичный (+-1 macrocells). — NovikM   (27.04.2004 10:33, пустое)
• Похоже кнопаку — NovikM   (26.04.2004 16:54, пустое)