[an error occurred while processing this directive]
это уже обсуждается столетиями - называется синхронная схема и ассинхронная ;-)
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
net
09 апреля 2004 г. 17:45
В ответ на:
Чем дольше общаюсь с ПЛИСами, тем больше склоняюсь к тому, что на весь проект дожна быть одна тактовая(+)
отправлено kas 09 апреля 2004 г. 17:38
Составить ответ
|||
Конференция
|||
Архив
Ответы
Двухклоковый модуль на верилоге (+)
—
druzhin
(09.04.2004 18:16, 360 байт)
Маленькая ошибочка (+)
—
druzhin
(09.04.2004 18:18, 361 байт)
А как это разведётся в ПЛИС? Двухклоковый вход - в D-триггер? (-)
—
Alesandro
(09.04.2004 18:18,
пустое
)
Да. Это будет хитрая связка из двух триггеров. Если ты ISEшник, смотри через View RTL Shematic. До плисов я такие штуки собирал на ТМ2, на 3 клока таже.
—
druzhin
(09.04.2004 18:22,
пустое
)
Я вот ставлю вообще три (для запрета одного при работе другого или просто шлюз:по первому принял, по второму перегрузил в другое место -там по второму клоку и расправился) неэкономно и с извращением !!! зато работает сразу чаще
—
_jack
(10.04.2004 03:59,
пустое
)
На TEMP будет короткий импульс (пик, игла), но это так и задумано.
—
druzhin
(09.04.2004 18:24,
пустое
)
Вариации на тему: RTL линия задержки на верилоге (+)
—
druzhin
(09.04.2004 19:00, 461 байт)
Ответ: A kak na schet "traces delay"? Oni ved' nepedskazuemy. Tak kakoi smysl v vashey sadergke?
—
lv1
(09.04.2004 19:43,
пустое
)
net видно то же имел ввиду вот пример parallel independent->serial independent и клоков будет два, встречается это "сверхчасто"
—
_jack
(10.04.2004 03:37,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru