Отправлено Kostik 11 марта 2004 г. 21:56

Столкнулся с проблемой плохой разводимости сабжевых микросхем при заранее назначенных выводах. До этого использовал FPGA и XC9500XL. Там таких проблем не наблюдается, так как есть специальные ресурсы, отделяющие блоки ввода/вывода от логики. Работаю в ISE6.1sp3. В результате получилось, что при обычных установках размещения, ISE ругался, что не может разместить проект из-за отсутствия свободных выводов, которые вроде как требуются и для передачи внутренних сигналов между логическими блоками. Вылечилось подбором параметров размещения, но за счёт увеличения количества используемых ресурсов.
Возник вопрос, а как вообще-то с данной серией работать впредь? Неужели, сперва проект отлаживать и только потом плату разводить? До сих пор поступали наоборот. И ещё, предположим проект отладили, плату развели, но понадобилось проект скорректировать значительно, и что - работа на смарку?

• Ответ: Проблем не было, использовал UCF — Vitus_strom   (12.03.2004 14:41, 15 байт)
• PLD можно сравнивать только с PLD, т.к. у них архитектура совсем другая, чем у FPGA. У 9500XL термов на FB в полтора раза больше, чем у CR, поэтому она ... — svt   (12.03.2004 10:11, 666 байт)
  • Дело IMHO в том, что в COOLRUNNER, по сравнению с XC95*** ресурсы трассировочной матрицы гораздо скромнее. Сравните их по DS, и все станет ясно. — P_Andrey   (12.03.2004 12:18, пустое)
• Как полно вы забили Микросхему? Под 100% трудно разводится, надо большую емкость ставить. А так классные чипы. Я сначала делал проект, потом давал схему с полученными выводами. Есть, встречаются критичные выводы, которые надо менять в процессе проектирования...Важно иметь заполненность чипа около 50-60% и корректировки не страшны... — АлГа   (12.03.2004 09:21, пустое)
  • Ответ: Примерно на 50% Меня поэтому и удивило нежелание проекта разводиться — Kostik   (12.03.2004 12:33, пустое)
    • Можно дополнить (+) — АлГа   (12.03.2004 14:05, 578 байт)
      • Конечно может быть(+) — АлГа   (12.03.2004 15:29, 137 байт)
        • XCR3256TQ144, Verilog, ноги задаются в ucf-файле. Все заданы правильно, но при изменениях в проекте фиттер ругался, то на один сигнал, то на другой — Kostik   (12.03.2004 19:39, пустое)
          • Или так (+)... — АлГа   (12.03.2004 23:22, 584 байт)
            • Сперва делал по первому варианту, потом покрутил настройки фитера и он согласился с моим ucf? но пугает неопределённость при последующих возможных переделках проекта — Kostik   (13.03.2004 11:58, пустое)
              • Все нормально получается (+) — АлГа   (13.03.2004 13:28, 491 байт)
                • И еще (+) — АлГа   (14.03.2004 16:33, 201 байт)
                • Ответ: — АлГа   (14.03.2004 15:10, пустое, ссылка)
                  • Согласно (+).. — АлГа   (14.03.2004 23:51, 187 байт)
                • Ответ: — АлГа   (14.03.2004 14:20, пустое, ссылка)
              • Все нормально получается (+) — АлГа   (13.03.2004 12:48, пустое)
          • Что можно делать (+) — АлГа   (12.03.2004 22:04, 523 байт)