[an error occurred while processing this directive]
|
Здравствуйте.
Подскажите пожалуйста, как правильно пользоваться `define в Verilog. В начале файла я пишу
`define FIELD_SYNC 3'b001
в программе
…
if (HalfRowsNumber < FIELD_SYNC_PULSES_NUMBER) BlockNumberBuffer = FIELD_SYNC;
…
и мне выдается ошибка
Verilog HDL syntax error: identifier “FIELD_SYNC” must be declared or defined.
В help’е сказано, что `define поддерживается.
Приходится пользоваться parameter, с ним все работает.
E-mail: info@telesys.ru