|
Отправлено
yes 14 февраля 2002 г. 11:04 В ответ на: Ответ: спасибо, да у меня по ходу дела появились конкретные ворпросы, : Leonardo после синтеза ругается на gsr ... отправлено Ildarka 13 февраля 2002 г. 19:11 |
 |
|
|
по поводу инициализации, (напоминаю я не спец в VHDL, но есть принципиальные места)
как Вы представляете себе схему реализующую разовую инициализацию?
нужно подать какой-либо сигнал (RESET :) ) и по нему устанавливать начальные состояния (в ПЛИСе наверняка есть внутренний сигнал - gsr?)
в Верилоге это звучит так - для синтеза нельзя использовать блоки Initial
то есть для инициализации надо написать что-то типа
process(clk)
begin
if clk'event and clk = '1' then
if set_sig = '1' then
data_out <= '1';
elsif reset_sig = '1' then
data_out <= '0';
else
data_out <= data_in;
end if;
end if;
end process;или
process(clk, set_sig, reset_sig)
begin
if set_sig = '1' then
data_out <= '1';
elsif reset_sig = '1' then
data_out <= '0';
elsif clk'event and clk = '1' then
data_out <= data_in;
end if;
end process;вот за это я и не люблю VHDL
кстати подумайте в чем разница
E-mail: 
info@telesys.ru