|
|
между, например:
slon : node;
wire slon;
И инстанцирование нодов и модулей делается сходным образом:
wire slon;
Module mamont(...);
Только у модуля еще надо порты подцепить. Если бы верилог позволял делать это подсоединение портов как AHDL, т.е. не в точке объявления (по синтаксису похожим на переопределение параметров через defparam), а позже, то и соответствие было бы почти полным. Из-за этого, полагаю, и нельзя на верилоге написать (как на AHDL):
Module mamont[7:0]; // а порты кто будет подключать? И где?
И все-таки node и dff - это примитивы. Можно их называть модулями, только смысле этого не ясен (мне :). Модули имеют реализацию, имеют прототип (.inc файл), а примитивы не имеют. И node, кстати, в отличие от dff по уровню абстракции приближается к верилоговскому wire - после синтеза многих node в имплементации просто нет, чего нельзя сказать про dff'ы.
Да, отсутствие инлайнов неудобно, о чем уже говорил.
Про defaults - а где бы это могло пригодиться в верилоге? Чтобы лишную ветку else не писать, что-ли?
if/case внутри процесса - имхо, синтаксическое. На AHDL Вы тоже не можете написать if/case вне секции begin/end. Вот там просто есть один большой "процесс" с со списком чувствительности @(*). :)
E-mail: 
info@telesys.ru
