Отправлено Leo23 24 марта 2003 г. 14:59 В ответ на: Ответ: (+) отправлено SM 24 марта 2003 г. 13:40

как я понял у Вас присутствует сдвиг при преобразовании на 1/2 такта.
может он не критичен? (скорее это зависит от частоты сканирования)

читая док на АС97 я понял что SYNC & BIT_CLK должны быть одинаковы. И с этой целью интел рекомендует SYNC - один для всех, а BIT_CLK - управляется primary устройством.

• Поправлено...(+) — SM   (24.03.2003 16:05, 678 байт)
  • Ответ: — Leo23   (24.03.2003 17:44, 428 байт)
    • Ответ: (+) — SM   (24.03.2003 18:35, 417 байт)
      • Ответ: — Leo23   (24.03.2003 19:34, 250 байт)
        • Кстати - в последней версии у меня и мастер кодека нестало... Все слейвы - а BIT_CLK идет туды извне, с генератора сериального порта. — SM    (24.03.2003 21:41, пустое)
          • т.е. 12,88М вы подаёте сами. серийный порт можно запрограммировать на эту частоту? — Leo23   (25.03.2003 11:36, пустое)
• Нет! (+) — SM   (24.03.2003 16:03, 678 байт)