Отправлено Leo23 24 марта 2003 г. 17:44 В ответ на: Поправлено...(+) отправлено SM 24 марта 2003 г. 16:05

разобрался так:
---------
FPFA |---->--sync0
|->-----sync1
| /-------<--Data0
|in--Mux
| \----<-----Data1

а как тогда с BIT_CLK - они синхронизируются по sync0, sync1. т.е. всё разбито на 2 группы.
а какой смысл делать такую сложную конструкцию. не проще было просто добавить несколько линий SDATA_OUT и сделать синхронизацию Primary0-Secondary(1-x) для BIT_CLK?

• Ответ: (+) — SM   (24.03.2003 18:35, 417 байт)
  • Ответ: — Leo23   (24.03.2003 19:34, 250 байт)
    • Кстати - в последней версии у меня и мастер кодека нестало... Все слейвы - а BIT_CLK идет туды извне, с генератора сериального порта. — SM    (24.03.2003 21:41, пустое)
      • т.е. 12,88М вы подаёте сами. серийный порт можно запрограммировать на эту частоту? — Leo23   (25.03.2003 11:36, пустое)