Не заметил, по привычке впихнул DFFE. Можно и без него, («Телесистемы»: Конференция «Микроконтроллеры и их применение»)

Разработка, производство и продажа радиоэлектронной аппаратуры

| Карта сайта | Пишите нам | В избранное

Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Микроконтроллеры и их применение»

Не заметил, по привычке впихнул DFFE. Можно и без него,

Отправлено Леонид Иванович 15 сентября 2009, г. 19:35
В ответ на: 2Леонид Иванович:В последнем примере Вы используете DFFE триггер в качестве делителя на 2 и разрешения импульсов на выход CE DFFE(!SpiClk, Clk, , , DivOut) Не понятно как делится частота с DevOut используя CE вход триггера.? И SpiDiv[].clrn "clrn" - это асинхронный инверсный ресет? отправлено пользователем Make_Pic 15 сентября 2009, г. 16:52

например, так:
SpiClk = DFF(!SpiClk, DFF(DivOut, Clk, ,), , );
Триггер должен переключаться с частотой DivOut, а поскольку на D подан инверсный Q, на выходе будет меандр половинной частоты.
А вообще, тяжело без enable строить синхронные схемы.

clrn - это асинхронный инверсный сброс.

Составить ответ | Вернуться на конференцию.

Ответы

У триггера разрешения перед С входом второго должна быть еще одна цепь R = DFF.Q я предпологаю :) - Make_Pic (15.09.2009, 20:04:22 90.150.216.139, пустое)
- Ничего не понял. То, что я написал, я моделил - работает. - Леонид Иванович (15.09.2009, 20:26:15 87.252.227.56, пустое)
  - То что вы предложили чуть выше - SpiClk = DFF(!SpiClk, DFF(DivOut, Clk, ,), Это насколько я понял на двух D триггерах. D триггер тот что в скобках на D вход подается DivOut и на C вход clock В результате имеем на Q выходе или C входе второго D триггера 1 синхронно с Clock. Согласен R вход тут не причем. Просто есть еще вариант на D вход разрешение 0 или 1, на C - Clock и C Q выхода на R вход этого же триггера обратная связь. (+) - Make_Pic (15.09.2009, 21:17:59 90.150.216.139, 113 байт)
    - Это будут очень короткие импульсы, длительность которых определяется задержкой триггера. Не следует использовать такие сигналы. - Леонид Иванович (15.09.2009, 21:40:57 87.252.227.56, пустое)
      - Да, но в обратную связь можно поставить цепочку логики, или опять же D триггер для задержки на такт (clock) - Make_Pic (15.09.2009, 22:08:13 90.150.216.139, пустое)
        
        Цепочка логики - это не наш метод :) А D-триггер лучше сразу задействовать для привязки к clk, что и было сделано. - Леонид Иванович (15.09.2009, 22:26:5 87.252.227.56, пустое)
Спасибо! - Make_Pic (15.09.2009, 19:56:19 90.150.216.139, пустое)