Отправлено des00 21 декабря 2003 г. 11:36

вот простой пример на AHDL
subdesign
(
clk : input;
in : input;
out : output
)
variable
out : dff; -- обявляем выход как регистровый
begin
out.clk = clk;
out= DFF(clk,in,VCC,VCC);
end
т.е. говоря попростому стоит два последовательно вкл. тригера,
У максов все честно: 2 тригера, у Acex есть 2 варианта:
1. один покуется в ячейку В/В если это компилятору указать
2.не пакуется (так же 2 тригера) если не указывать.
Все это понятно по почему задержка распространения сигнала out относительно clk в первом случае больше (6.8нс) чем во втором (6.2)нс?? Задержки смотрю в Timing Analis.
Если не сложно проясните почему так. Если бы было наоборот то я бы понял а так....
Заранее спасибо.

• Ответ: (+) — SМ   (21.12.2003 12:24, 579 байт)
  • Понял спасибо — des00   (21.12.2003 12:27, пустое)