Отправлено MegaVolt 02 декабря 2003 г. 13:17

Режим: Чтение из SRAM OE и CS постоянно в нуле. Т.е. меняю адрес забираю данные.
Предпологал делать так: Внутренний автомат генерит адрес далее он поступает на выходные триггеры и по такту выходят наружу далее готовится следующий адрес и по такту одновременно выставляется следующий адрес и защёлкиваются данные от SRAM.
Реально же получается что адрес за счёт задержки на тригере и PADе сдвинут относительно внутреннего слока. И следовательно выходные данные которые появляются за время чуть меньшее периода клока оказываются тоже сдвинутые относительно внутреннего слока. И получается что они появляются внутри позже тактового импульса. И соответственно я не могу их защёлкнуть. :(
Вопрос: как правильно работать в такой ситуации? Делать в кристале второй клок некоторым образом сдвинутый относительно главного? Но ведь внутри нету механизмов для точной задержки сигналов. Да и если у меня несколько пободных связок то на каждую плодить свой клок? Или я делаю принципиально не так? Если не сложно пояснения в терминах схематика а не HDL.

• Vse dostupnye varianty Invertirovat' CLK, sdvinut' na registrach ili count, rabotat' po perednimu i zadnemu Frontu. Ili delat' zader*ku na trigere ili ligike ne Krasivo no rabotaet. S premeneniem vsego etogo SRAM chitaetsja za 7 ns. — KA   (02.12.2003 16:34, пустое)
  • Что понимать под считается? — MegaVolt   (02.12.2003 16:48, 155 байт)
    • А Это что сложные. И карявые. Вы что думаете что FPGA отличаеться от 74-ой. Вся таже байда только размеры маленькие и конденсатор поставить не мона. — KA   (02.12.2003 20:57, пустое)
      • Ага только в 74 серии дорожка между микрушками задержки не имеет :) — MegaVolt   (03.12.2003 13:30, пустое)
• Гы :) — MegaVolt   (02.12.2003 15:13, 369 байт)
  • В общем случае, как уже подсказали - или конвейер или понижать частоту. А конкретно ... — zlyh   (02.12.2003 15:40, 301 байт)
• Ответ: Pipeline тебе поможет — lelik_bolik   (02.12.2003 15:12, пустое)
• Выставляйте адрес на один такт раньше (+) — Gunner   (02.12.2003 13:54, 142 байт)
• Ответ: вопрос только в требуемой частоте доступа. Например у меня за период 20 нС описанные Вами процессы успевают. если бы не успевали, я бы попробовал использовать разные фронты одного тактового сигнала для вывода адреса и для защелкивания данных. — murid0   (02.12.2003 13:49, пустое)
  • Я тут подумал и получил следующее. — MegaVolt   (02.12.2003 14:23, 563 байт)
    • "Правильно задерживать" - это четко просчитать времянку до разработки печатной платы и поставить дорожки в цепях синхронизации (+) — Po Hab Nik   (02.12.2003 22:04, 167 байт)
      • Так чувствую без конкретных цифирь будем спорить до упаду. Время выборки 25нс задержки суммарные в кристале 4.4. Делать 4.4ns на дорожках??????????? — MegaVolt   (03.12.2003 13:36, пустое)
        • меньше 1.3 метра всего получается - вполне реально ;-) а если еще учесть емкость с индуктивностью то еще меньше будет — пусто    (03.12.2003 15:05, пустое)
          • Гы-гы-гы :) Проще тогда поставить резачёк и вместе со входной ёмкостью они образуют задержку. А метр провода на плате это круто :):):):) — MegaVolt   (03.12.2003 17:17, пустое)
    • инверсия тебе поможет — пусто    (02.12.2003 14:43, пустое)
      • если нужно сделать задержку побольше то сдвиговый регист делает гарантированную задержку - еще больше делаешь на счетчиках — пусто    (02.12.2003 14:59, пустое)