Максимальная частота будет ограничена быстродействием базового сумматора. Поэтому сначала нужен быстрый асинхронный сумматор, например Carry Look-Ahead Adder (http://www.altera.com/support/examples/vhdl/v_cl_addr.html). («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] Максимальная частота будет ограничена быстродействием базового сумматора. Поэтому сначала нужен быстрый асинхронный сумматор, например Carry Look-Ahead Adder (http://www.altera.com/support/examples/vhdl/v_cl_addr.html).

(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Отправлено Victor® 10 июля 2003 г. 12:09
В ответ на: Конвеерный сумматор отправлено Навзничь 10 июля 2003 г. 11:27

http://www.altera.com/support/examples/vhdl/v_cl_addr.html

Составить ответ ||| Конференция ||| Архив

Ответы

Странное дело, сумматор по ссылке - 22 LE, максимальная задержка tpd - ~ 21 ns, библиотечный сумматор LPM_ADD_SUB: LE 9, tpd ~ 17 ns !!! Чем суммаотр по ссылке лучше библиотечного? — Интересующийся (10.07.2003 13:32, пустое)
- Какой чип, синтез, фиттер? Если уж данные приводите. — Victor® (10.07.2003 13:53, пустое)
  - apex20k, QartusII 2.2 — Интересующийся (10.07.2003 13:56, пустое)
    - Synplify 7.2.3, MAX+PLUS II 10.22, EP1K10TC100-1. Результат: 16 LC, tmax = 17,3 ns (x_in0 -> carry_out) tmin = 7.3 ns (y_in0 -> sum0) — Victor® (10.07.2003 14:12, пустое)
      - Это подтверждает то, что нужно использовать стандартные мегафункции и писать (по возможности) на AHDL — Интересующийся   (10.07.2003 14:25, пустое)
        
        Carry Look-Ahead Adder имеет смысл применять при большой (>8) разрядности, а где уверенность, что мегафункция так не делает при больших разрядностях. Кстати, у Lattice по-моему есть application note по этим сумматорам. У меня была, но где-то делась. — Victor®   (10.07.2003 14:40, пустое)
        
        Даже есть уверенность в обратном - именно такой тип сумматора и генерирует эта мегафункция. Хорошо видно было после конвертации одного из моих проектов AHDL->Verilog. — SM   (10.07.2003 15:00, пустое)
        
        То есть квартусовский синтезатор верилога даже с примитивным сумматором справится не может? — Интересующийся   (10.07.2003 15:07, пустое)
        
        Понятия не имею. Я отлаживался на альтере, макс-плюс все сумматоры отлично скомпилил (там, если что, даже есть опция "use LPM for AHDL operators"). А потом делал асик - вот и конвертация потребовалась. — SM   (10.07.2003 15:13, пустое)
        
        Вопрос. А если такая опция в Q2.2 — sas   (10.07.2003 18:43, пустое)
- Если уж Вы проверили, то — Fat Robot (10.07.2003 13:41, 177 байт, ссылка)
Безусловно, прекрасный сумматор. — Навзничь (10.07.2003 12:43, 247 байт)
- Так это наверное может стать предметом диссера :-) — Victor® (10.07.2003 13:39, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа