Отправлено Интересующийся 10 июля 2003 г. 14:25 В ответ на: Synplify 7.2.3, MAX+PLUS II 10.22, EP1K10TC100-1. Результат: 16 LC, tmax = 17,3 ns (x_in0 -> carry_out) tmin = 7.3 ns (y_in0 -> sum0) отправлено Victor® 10 июля 2003 г. 14:12

• Carry Look-Ahead Adder имеет смысл применять при большой (>8) разрядности, а где уверенность, что мегафункция так не делает при больших разрядностях. Кстати, у Lattice по-моему есть application note по этим сумматорам. У меня была, но где-то делась. — Victor®   (10.07.2003 14:40, пустое)
  • Даже есть уверенность в обратном - именно такой тип сумматора и генерирует эта мегафункция. Хорошо видно было после конвертации одного из моих проектов AHDL->Verilog. — SM   (10.07.2003 15:00, пустое)
    • То есть квартусовский синтезатор верилога даже с примитивным сумматором справится не может? — Интересующийся   (10.07.2003 15:07, пустое)
      • Понятия не имею. Я отлаживался на альтере, макс-плюс все сумматоры отлично скомпилил (там, если что, даже есть опция "use LPM for AHDL operators"). А потом делал асик - вот и конвертация потребовалась. — SM   (10.07.2003 15:13, пустое)
        • Вопрос. А если такая опция в Q2.2 — sas   (10.07.2003 18:43, пустое)