[an error occurred while processing this directive]
Ответ:в том и дело - после загрузки конф. реализуется такая-же шина данных! смущает только необходимость генерации ССLK c выхода MCU
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
jm
20 мая 2003 г. 18:11
В ответ на:
Со спартанами дела не имел, работаю с Асексами. Гружу их чаще всего из Мега128 (раньше - 103). Затевать параллельную загрузку вряд-ли имеет смысл, даже если потом нужно заводить в ПЛИС шину AD от микроконтроллера. Пользуюсь режимом загрузки, который у Альтеры называется passive serial. Из микроконтроллера данные и такты выкидываю через его аппаратный передатчик SPI. Думаю, что и с Ксайлинксами это пройдет.
отправлено Пытливый 20 мая 2003 г. 17:54
Составить ответ
|||
Конференция
|||
Архив
Ответы
Еще раз повторю, с Ксайлинксами не знаком. А в Асексах это сделано дурновато: на каждый выставленный на D байт все равно нужно 8 раз дернуть стробом. И d0 потом использовать нельзя - он dedicated.
—
Пытливый
(21.05.2003 11:18,
пустое
)
В режиме PPA достаточно только одного строба по nWR. А D0 приходится дублировать еще и на user io.
—
vmp
(22.05.2003 11:15,
пустое
)
Ответ: см внутри
—
Al jumper
(20.05.2003 18:39, 371 байт)
Ответ: да, красиво получается, но...
—
jm
(21.05.2003 13:56, 135 байт)
С внешним ПЗУ - необязательно. Можно nWR FPGA объединить с nRD ПЗУ.
—
vmp
(22.05.2003 11:14,
пустое
)
Ответ: смотрел такой вариант - но в этом случае ...
—
jm
(22.05.2003 12:39, 166 байт)
Я использую Мега128 со 128К flash. Оттуда и гружу.
—
Пытливый
(21.05.2003 15:26,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru