Отправлено Al jumper 20 мая 2003 г. 18:39 В ответ на: Ответ:в том и дело - после загрузки конф. реализуется такая-же шина данных! смущает только необходимость генерации ССLK c выхода MCU отправлено jm 20 мая 2003 г. 18:11

Если сигнал WR у вас все равно идет на ПЛИС, то имеет смысл завести его и на CCLK. Тогда можно грузить конфигурацию хоть параллельно (по 8 битам ШД), хоть последовательно (по 1 биту), обращаясь по записи к ячейке памяти за пределами внутреннего ОЗУ. По окончании загрузки в процессе работы дрыгание CCLK никак не мешает. Я так делал для 8051 и для ATMeg'и - очень удобно.

• Ответ: да, красиво получается, но... — jm   (21.05.2003 13:56, 135 байт)
  • С внешним ПЗУ - необязательно. Можно nWR FPGA объединить с nRD ПЗУ. — vmp   (22.05.2003 11:14, пустое)
    • Ответ: смотрел такой вариант - но в этом случае ... — jm   (22.05.2003 12:39, 166 байт)
  • Я использую Мега128 со 128К flash. Оттуда и гружу. — Пытливый   (21.05.2003 15:26, пустое)