|
|
Подскажите, плиз, как програмируя на VHDL, заставить MAX+PLUS разместить тригггер в ячейке ввода/вывода.
опция Automatic Fast I/O уже включена.
конструкция типа
AD_O_L <= DI_1 when SEL='0' else DI_2;
AD_LCELL : lcell port map(AD_O_L,AD_O_LC);
process(CLK)
begin
if CLK'event and CLK='1' then
AD_O <= AD_O_LC;
end if;
end process;
не помогает. Может есть какой-нибудь бибилиотечный элемент для ACEX ?
E-mail: 
info@telesys.ru
