|
|
сделать так, что бы на вход этого триггера попадал сигнал, не требующий использования дополнительной логики на его входе, т.к. никакой входной логики у этого триггера нет.
Другими словами, надо, чтобы входной сигнал i/o триггера был взят с выхода другого триггера или размещенного внутри матрицы отдельного LCELL'a.
В Вашем случае Вы, видимо, пытались реализовать именно последний вариант. Однако успех этой попытки будет зависеть уже не от VHDL конструкции, написанной в терминах библиотеки Альтеры, а от действий
последующего синтезатора. Например, если Вы используете Synplify, то он просто выкинет Ваш LCELL и сблокирует его с триггером, после чего MAX+ уже не сможет разместить этот триггер в i/o cell. В принципе, Synplify можно заставить не склеивать LCELL с триггером, но ...
Можно долго теоретизировать на тему, как Вам помочь, но скорее всего эти попытки обречены на провал, пока Вы не признаетесь, каким синтезатором Вы пользуетесь.
Валерий Серебрянский.
E-mail: 
info@telesys.ru
