Отправлено cdg 18 апреля 2003 г. 09:23 В ответ на: 2 ICDiver (+) отправлено SM 18 апреля 2003 г. 09:07

• Да есть желание, чтобы оно не грузилось, а стартовало сразу. А менять прошивку надо крайне редко. — SM    (18.04.2003 09:25, пустое)
  • я думаю что на DSP ты загрузку быстрее сделаешь сам и надежнее чем все остальные способы и ограничений никаких - а то этот фласн возьмет и не прошьется - что тогда делать? - а так все в твоих руках ;-) — net   (18.04.2003 11:06, пустое)
    • И вообще - я по моему довольно конкретные вопросы задавал, и среди них не было "как сделать по-другому". Это я и так знаю. — SM   (18.04.2003 11:54, пустое)
      • Ответ: Нет, у ACTEL нет встроенных DSP блоков и возможности ISP ограничены , и причины их отсутствия мне как ASIC разработчику вполне понятны эти свойства "военного" кристалла. см содержимое — ICdiver   (18.04.2003 12:28, 2205 байт)
        • Ууууу... Ну мне выше крыши в этой задаче коммерческого диапазона температур.... И военно-космической надежности не требуется. А ISP необходимо именно с местного процессора. Если выключится сеть - ничего страшного, по следующему включению перешьет. — SM   (18.04.2003 13:06, пустое)
          • Короче - можно ISP сделать не с РС? А со своей платформы? — SM   (18.04.2003 13:08, пустое)
            • Ответ: Да, забыл добавить XILINX тоже в том же списке. На самом деле проблемка как понимаешь заложена асинхронностью TAP и самим 1149.1 — ICdiver   (18.04.2003 14:17, пустое)
            • Ответ: Исходя из datasheets Можно! но источники питания понадобятся дополнительные, а если диапазон коммерческий и на надежность плевать, + ISP нужен то мне кажется что ACTEL не твой выбор. Но кстати если у ACTEL или Altera включится включится сеть в момент SP, то возможно перегружать будет уже нечего :) — ICdiver   (18.04.2003 14:14, пустое)
              • Ну насчет опасности с выключением во время прошивки - это понятно. А вот сам алгоритм прошивки документирован? А у альтеры/xilinx нету подходящих flash-based CPLD вообще. — SM   (18.04.2003 14:21, пустое)
                • Ответ: Да, алгоритм документирован и соответствует стандарту. Других FLASH BASED FPGA в мире насколько я понимаю нет, а вот CPLD, в которых загрузочная flash память внутри конечно есть :) — ICdiver   (18.04.2003 18:09, пустое)
                  • Спасибо за информацию. — SM    (19.04.2003 06:22, пустое)
      • понятно - а что так нервничаешь с утра?;-( — net   (18.04.2003 12:02, пустое)
        • Ответ: Устал, он наверное. Думаешь легко RTL с перспективой изготовления на TSMC на AHDL зафигачивать, потом в verilog транслировать, а потом синтезировать все эту кашу. Немудрено ему бедняге занервничать. — ICdiver   (18.04.2003 12:31, пустое)
          • Неее.. От этого я не устаю. трансляция в верилог и синтез одним batch-файлом делается. Куда больше бы устал, если бы сразу на верилоге писал :)))))) — SM   (18.04.2003 13:02, пустое)
            • Ответ: Офигеть! а я вот то 300 kG то 50kG, a вот недавно 500 проект менеджерил и все mixed да mixed. Пора на все забить и перейти на AHDL вот Весь мир и Алтера (вырезано цензурой) от Российских (вырезано цензурой) ASIC Flow (вырезано цензурой) :) — ICdiver   (18.04.2003 13:55, пустое)
              • Кому что удобнее и привычнее. Смысл-то всех языков одинаков - провода соединять. Я же не говорю, что не использую каких-либо частей на других языках. на ахдл только лишь ядро CPU написано и часть периферии. — SM   (18.04.2003 13:59, пустое)
                • Ответ: Да, типа БМП и велосипед тоже имеют одинаковый смысл, - средство передвижения. — ICdiver   (18.04.2003 18:11, пустое)
                  • Короче - для достижения той же цели в ahdl надо меньше клацать по кнопкам, чем в остальных. :)))) — SM   (18.04.2003 21:13, пустое)

E-mail: info@telesys.ru