|
|
|
|
компонент ramb4_s8_s16 (двухпортовая память, порт А -8бит используется только для записи, порт В - 16бит - только для чтения).
функционирование модуля сомнений не вызывает. но, мне не нравится тот факт, что входы данных порта В все повешены на землю (9 blockram-ов в проекте приводит к лишним 144м цепям, которые PAR foundation именует как pwr/gnd nets, и которые тотже PAR разводит хуже - т.е. разводится все но т.к. используются те же линии информационные сигналы получают большие задержки и т.д.).
далее, т.к. coregenerator позволяет устанавливать произвольные входы/выходы blockram как неиспользуемые (что, к тому-же, просто логично) - прихожу к выводу о принципиальной возможности оставить завешенными в воздухе входы порта В.
т.е. задача - реализовать это на vhdl. возможные варианты - использование аттибутов (по аналогии с INIT), либо generic-ов (в выходных файлах, генерируемых coregenerator фигурируют переменные, подходящие по смыслу, например "CSET write_port_b = FALSE")
или другие варианты, которых я не вижу
E-mail: 
info@telesys.ru
