Отправлено V61 16 апреля 2003 г. 18:09 В ответ на: Ответ: подробнее... отправлено jm 16 апреля 2003 г. 17:33

Замкните выходы порта А на входы порта В.
…DOA => d, DIB => d & d, WEB => GRN…( А – 8 бит, В – 16 бит, GRN <= ‘0’)
Такое сработает (есть конкретная связь), а вообще ВСЕ ВХОДЫ должны быть задействованы
(‘0’, ‘1’ на входе желательно подавать с триггера, в противном случае будет соединение с pwr/gnd, а таких точек мало).

• Ответ: если интересно - то кристаллу больше понравился вариант, когда на входы В подавались те же сигналы, что и на входы А (пространственно рядом расположены). — jm   (17.04.2003 17:40, пустое)
  • Ответ: Спасибо, буду знать. А атрибутов (как Вы хотели) я не встечал. — V61   (17.04.2003 17:53, пустое)
• А почему Вы говорите, что pwr/gnd - точек мало? Любая SLICE может организовать такую точку. — P_Andrey   (16.04.2003 20:44, пустое)
  • Ответ: Можно и на логике, но лучше на триггере — V61   (17.04.2003 16:44, пустое)
• Ответ: cпасибо, проверю. но я имел в виду несколько другое - логически par объявить о том, что этих входов не существует. Вы предлагаете уменьшить кол-во pwr-цепей за счет увеличения кол-ва активных, мне же мечталось убрать их "задаром" ) — jm   (16.04.2003 19:48, пустое)

E-mail: info@telesys.ru