[an error occurred while processing this directive]
Ради спортивного интереса на Xilinx другие показатели. 16 ячеек для CPLD. И 32 для FPGA.
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
KA
26 марта 2003 г. 15:12
В ответ на:
У меня 64 LC получилось. У кого меньше ? :-)
отправлено SM 24 марта 2003 г. 23:31
Составить ответ
|||
Конференция
|||
Архив
Ответы
ради спортивного интереса заделайте это же в альтеру и скажите что получилось -;-)
—
net
(26.03.2003 16:33, 100 байт)
Для этого мне MAX надо ставить! Внутри есть кусок лога.
—
KA
(26.03.2003 18:05, 198 байт)
зайдем с другой стороны -сколько входов в логическом элементе у выбранной вами микросхемы?
—
net
(26.03.2003 18:56,
пустое
)
код AHDL после трансляции с VHDL.
—
KA
(27.03.2003 01:02, 5217 байт)
Ответ:
—
SM
(27.03.2003 09:54, 343 байт)
так это он для хилинкса делал - и просто код дал на ahdl - если я правильно понял чтото он не то ответил про параметры базовой ячейки - ведь все от нее зависит - попугаи они разные ;-)
—
net
(27.03.2003 10:59,
пустое
)
54 IN 18 OUT на одну. И цены сравнимы.
—
KA
(26.03.2003 20:01,
пустое
)
тогда сравнение СОВЯСЕМ некорректное - у асех 4 входа
—
net
(27.03.2003 09:45,
пустое
)
80 Mhz max
—
KA
(26.03.2003 15:14,
пустое
)
А как это понимать? Fmax для асинхронной схемы ??? Там только можно о времени задержки от входа до выхода говорить...
—
SM
(26.03.2003 15:29,
пустое
)
Это мах частота для управления. Асинхронно оно да, но для MUX есть частота переключения.
—
KA
(26.03.2003 16:19,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru